A.Joshua Castro Sisniegas
Enginyeria de Telecomunicació i Màster en Enginyeria Electrònica
Implementació d’un flux de disseny SoC RTL-to-GDSII en 65nm
Implementació d’un flux de disseny SoC RTL-to-GDSII en 65nm
Descripció
El projecte Caravel UPC és una iniciativa educativa avançada que ofereix una experiència pràctica integral en el disseny de Sistemes en Xip (SoC) mitjançant la plantilla de codi obert Caravel. L'objectiu és que l'estudiant cobreixi totes les etapes crítiques del cicle de vida del silici: des del desenvolupament de la propietat intel·lectual (IP) en RTL fins a la implementació del disseny físic utilitzant eines EDA estàndard de la indústria. Utilitzant un node tecnològic industrial de 65nm, el projecte permet abordar reptes reals de fabricació i verificació post-manufactura, preparant els enginyers per a les demandes actuals del sector dels semiconductors.Context
L'Aarón Joshua és estudiant del Màster en Enginyeria Electrònica a la UPC, institució on també va obtenir el seu Grau en Enginyeria de Tecnologies i Serveis de Telecomunicació, especialitzant-se en Sistemes Electrònics. El seu bagatge acadèmic està focalitzat en el disseny de sistemes complexos i la microelectrònica, proporcionant-li la base necessària per gestionar fluxos de disseny de maquinari d'alt nivellIniciativa
La seva motivació principal és el domini del flux complet de disseny RTL-to-GDSII, buscant desmitificar el procés de creació de xips més enllà de la simulació teòrica. L'Aarón Joshua busca enfrontar-se a les complexitats reals del disseny físic, com ara el tancament de temps (timing closure), la planificació de potència (power planning) i la verificació del layout. Amb aquest projecte, pretén transformar el coneixement acadèmic en habilitats tècniques directament aplicables a la indústria de l'enginyeria de semiconductor.
Organització
Supervisió
Francesc Moll Echeto
Supervisor UPC
Jordi Cosp Vilella
Supervisor UPC
El contingut d'aquest lloc web reflecteix únicament els punts de vista del projecte Catedra Chip Chair UPC.
