Simulació i l’Avaluació Automatitzada de Circuits Digitals

Descripció

Aquest projecte té com a objectiu optimitzar l'aprenentatge pràctic del disseny de circuits digitals mitjançant una plataforma integrada que combina simulació i avaluació automatitzada. Utilitzant la infraestructura de Jutge.org, el sistema connecta eines com Digital i CircuitVerse per permetre als estudiants dissenyar i simular circuits en un entorn gràfic intuïtiu. La innovació clau resideix en la verificació automatitzada mitjançant Verilog, que proporciona una avaluació consistent i precisa, reduint la càrrega de correcció manual i fomentant l'aprenentatge actiu en enginyeria electrònica i de computadors.

Context

En Miquel és graduat en Enginyeria Informàtica per la UPC (2020-2025). Compta amb una trajectòria acadèmica marcadament internacional, amb estades d'intercanvi a la Aalto University (Finlàndia), la Grenoble INP–UGA (França) i el Beijing Institute of Technology (Xina). A més, ha exercit com a professor d'Aula Lliure per a l'assignatura "Programació 1" a la UPC, experiència que li ha permès entendre directament les necessitats pedagògiques en l'àmbit de la computació.