Investigador/a de Apoyo a la Investigación
Bernat Ibañez
Grado en Matemáticas y Ciencia de la Computación
Algoritmos jerárquicos de optimización de floorplanning para arquitecturas de Sistemas en Chip
Algoritmos jerárquicos de optimización de floorplanning para arquitecturas de Sistemas en Chip
Descripción
La Ley de Moore establece que el número de transistores en un circuito integrado se duplica aproximadamente cada dos años. El problema de cómo disponer estos transistores para satisfacer las restricciones de potencia y área se conoce como floorplanning de chips. La investigación realizada en colaboración con Qualcomm consistió en la exploración de nuevos algoritmos para este proceso, utilizando técnicas basadas en resolutores SAT y heurísticas para mejorar el rendimiento de la optimización matemática. Posteriormente, estas técnicas se aplicaron a arquitecturas reales de Sistemas en Chip (SoC) de Qualcomm.Contexto
Bernat está cursando actualmente un doble grado en Matemáticas e Ingeniería Informática en la Universidad Politécnica de Cataluña (2021-2026), donde ha obtenido calificaciones excelentes con matrícula de honor en asignaturas troncales de arquitectura y sistemas. Su excelencia académica está avalada por becas del Centro de Formación Interdisciplinar Superior (CFIS) y de Semidynamics. En el marco de su perfil internacional e investigador, está realizando su Trabajo de Fin de Grado en el MIT CSAIL (2025-2026), bajo la supervisión del profesor Daniel Sánchez, centrado en aceleradores de hardware para computaciones dispersas.Iniciativa
En su camino para convertirse en ingeniero de hardware, comprendió que el futuro de la computación depende de la forma en que se gestionan las limitaciones físicas del diseño de chips. El floorplanning se sitúa en la intersección crítica entre la ingeniería eléctrica y las matemáticas, lo que le permite aprovechar su formación académica para abordar cuellos de botella reales en el escalado del hardware. Su principal motivación es generar impacto: mediante la investigación en el diseño de chips más eficientes energéticamente, quiere contribuir a hacer posibles futuros avances en inteligencia artificial y en las ciencias.
Organización
Supervisores
Jordi Cortadella
Supervisor UPC
El contenido de este sitio web refleja únicamente los puntos de vista del proyecto Catedra Chip Chair UPC.
